| 标准编号 | GB/T 43536.2-2023 (GB/T43536.2-2023) | | 中文名称 | 三维集成电路 第2部分：微间距叠层芯片的校准要求 | | 英文名称 | Three dimensional integrated circuits - Part 2: Alignment of stacked dies having fine pitch interconnect | | 行业 | 国家标准 (推荐) | | 中标分类 | L56 | | 国际标准分类 | 31.200 | | 字数估计 | 14,196 | | 发布日期 | 2023-12-28 | | 实施日期 | 2024-04-01 | | 发布机构 | 国家市场监督管理总局、中国国家标准化管理委员会 | GB/T 43536.2-2023: 三维集成电路 第2部分：微间距叠层芯片的校准要求
ICS 31.200
CCSL56
中华人民共和国国家标准
三维集成电路 第2部分:
微间距叠层芯片的校准要求
2023-12-28发布
2024-04-01实施
国 家 市 场 监 督 管 理 总 局
国 家 标 准 化 管 理 委 员 会 发 布
目次
前言 Ⅲ
引言 Ⅳ
1 范围 1
2 规范性引用文件 1
3 术语和定义 1
4 芯片键合过程的校准 1
5 校准流程 3
5.1 键合预校准 3
5.2 键合校准 3
5.3 校准的评估 3
附录A(资料性) 校准案例 4
A.1 使用电容耦合的校准原理 4
A.2 使用电感耦合的校准原理 6
A.3 堆叠完成后的校准测量 7
参考文献 8
前言
本文件按照GB/T 1.1-2020《标准化工作导则 第1部分:标准化文件的结构和起草规则》的规定
起草。
本文件是GB/T 43536《三维集成电路》的第2部分,GB/T 43536已经发布了以下部分:
---第1部分:术语和定义;
---第2部分:微间距叠层芯片的校准要求。
本文件等同采用IEC 63011-2:2018《集成电路 三维集成电路 第2部分:微间距叠层芯片的校准
要求》。
本文件做了下列最小限度的编辑性改动:
---为与现有标准协调,将标准名称改为《三维集成电路 第2部分:微间距叠层芯片的校准要
求》。
请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。
本文件由中华人民共和国工业和信息化部提出。
本文件由全国半导体器件标准化技术委员会(SAC/TC78)归口。
本文件起草单位:中国电子技术标准化研究院、华进半导体封装先导技术研发中心有限公司、中国
航天科技集团公司第九研究院第七七一研究所、青岛智腾微电子有限公司、珠海越亚半导体股份有限
公司。
本文件主要起草人:汤朔、李锟、肖克来提、吴道伟、刘欣、陈先明。
引 言
硅通孔(TSV)技术在三维集成电路应用中是一种创新技术,它在不缩小芯片特征尺寸的条件
下,使芯片同时获得更高的性能、更好的通用性以及更高的集成度。GB/T 43536《三维集成电路》是指
导我国三维封装芯片的基础性和通用性的标准,旨在指导我国集成电路芯片的三维叠层封装工艺,拟由
三个部分构成。
---第1部分:术语和定义。目的在于界定多芯片IC相关定义。
---第2部分:微间距叠层芯片的校准要求。目的在于为使用硅通孔技术的叠层芯片在生产制造
过程中的垂直堆叠校准给出可操作、可证实的程序。
---第3部分:硅通孔模型及测试方法。目的在于为使用硅通孔进行叠层封装的芯片质量提供可
规范化的要求。
三维集成电路 第2部分:
微间距叠层芯片的校准要求
1 范围
本文件规定了在芯片键合过程中使用多个叠层集成电路之间初始校准和校准保持的要求。定义了
校准标记和操作步骤。
本文件只适用于使用电耦合方法进行的芯片间校准。
2 规范性引用文件
下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中,注日期的引用文
件,仅该日期对应的版本适用于本文件;不注日期的引用文件,其最新版本(包括所有的修改单)适用于
本文件。
IEC 63011-1 集成电路 三维集成电路 第1部分:术语 (Integratedcircuits-Threedimension-
注:GB/T 43536.1-2023 三维集成电路 第1部分:术语和定义(IEC 63011-1:2018,IDT)
3 术语和定义
IEC 63011-1界定的以及下列术语和定义适用于本文件。
3.1
芯片键合 diebonding
采用物理或化学方法实现芯片间的互连。
3.2
键合器 bonder
实现键合的装置。
3.3
信号发生器 signalgenerator
产生电信号的装置。
3.4
校准标记 alignmentkey
用于监视或调整多层芯片校准的图形。
3.5
校准......
|